Un nuevo Código de Corrección de Errores matricial con baja redundancia

Actualmente, y debido al continuo aumento en la escala de integración, la tasa de fallos en los sistemas de memoria de los computadores ha aumentado. Así, la probabilidad de que se produzcan Single Cell Upsets (SCUs) o Multiple Cell Upsets (MCUs) aumenta. Una solución común es el uso de Códigos de Corrección de Errores (ECCs). Sin embargo, cuando se utilizan ECCs en aplicaciones empotradas, se debe lograr un buen equilibrio entre la cobertura de errores, la redundancia introducida y la eficiencia en términos de área de silicio ocupada, potencia consumida y retardo de los circuitos de codificación y decodificación.
En este sentido, existen diferentes propuestas para tolerar MCUs. Por ejemplo, los códigos matriciales utilizan códigos de Hamming y controles de paridad en un formato bidimensional para detectar y/o corregir MCUs. Sin embargo, estos códigos introducen una gran redundancia, lo que conlleva una
sobrecarga excesiva con respecto al área, potencia consumida y retardo.
En este trabajo presentamos un nuevo código matricial con una baja redundancia, que permite corregir diferentes patrones de MCUs y que no introduce una gran sobrecarga en los circuitos de codificación y decodificación.