XREALISM® V7 Enterprise Pre-Decision Core (Admissibility-Gated, Single-Clock RTL)

Ovo je single-clock RTL jezgra stabilizacijskog koprocesora koja uvodi unutarnji pre-decision sloj: evaluacija se odvija prije commit-a, a admissibility_gate hardverski blokira tranzicije koje nisu dopuštene (hold-last-good), čime se nerealizabilne tranzicije isključuju iz izlazne sekvence stanja. Paket uključuje Vivado build tok za post-route DCP + bit, te smoke testove koji potvrđuju ring/phase rezonantnu strukturu i pre-decision ponašanje.

Što je bitno za “pre-decision” 

• Eksplicitni admissibility gate između dinamike i output registra
  Commit nije post-hoc reject, nego hard precondition: ne-admisibilne tranzicije se ne upisuju (hold-last-good / no-commit).
• Mjerljiv ‘blocked’ indikator (LED/status bus)
  Izvezen signal daje direktan dokaz da je tranzicija odbijena prije commit-a.
• Deterministička commit disciplina (valid-gated)
  Stanje i izlaz se ažuriraju isključivo na eksplicitnom commit događaju, bez slučajnosti.
• Verifikacija kroz smoke testove + assertove
  Potvrđuju da je commit događaj uredno pulsan, da se evaluativni rezultat ažurira samo na commit, te da pri aktivnom “blocked” izlaz ostaje stabilan (no-commit by construction).

Namjena

• Generiranje post-synth / post-route DCP (“crna kutija”) za integraciju u veće FPGA projekte
• Generiranje bitstreama za pločicu (npr. Basys3)
• Reproducibilno testiranje determinističke stabilizacije i pre-commit admissibility ponašanja

SHA-256 (za integritet)

17d6036595b1d31757e6aa1b874e4f2e56f77f92d488e404ecfa764e54713f64

Licenca (preporuka za RTL)

CERN Open Hardware Licence v2 – Strongly Reciprocal

SPDX: CERN-OHL-S-2.0